矽光子量产压力落晶圆测试链　「上电下光」结构成关键

矽光子量产大战的成败关键，如今已落到半导体测试链的肩头上。李建梁摄

随着AI算力需求将高速传输效率推向极限，2026年被视为矽光子（SiPh）与光学共同封装（CPO），走向规模化部署的关键元年，更成为业界迫切布局的全新战场。

值得注意的是，这场矽光子量产大战的成败关键，如今已落到半导体测试供应链的肩头上。

封测业界人士指出，矽光子芯片测试共有三道工序，而当前最棘手的量产障碍，就卡在「上电下光」的晶圆级光电整合测试，因其位处测试介入制程的第二道程序，业界也将之称为「Insertion 2」。

其中，由于台积电采SoIC技术，将电子芯片（EIC）与光子芯片（PIC）进行垂直堆叠，因此，其所产出的紧凑型通用光子引擎（COUPE），必须通过上电下光的双边晶圆测试，才能进一步筛选出不良品与良品。

据了解，最核心的技术瓶颈在于，由于光、电信号的测试条件存在明显差异，市场上尚不具备可用于量产的自动化测试解决方案。

因此，Insertion 2也被半导体业界视为矽光子测试的「一大黑洞」，不仅测不快、更量不准。

换言之，如何开发出低成本且有效率的自动化测试解决方案，正高度考验自动化测试设备（ATE）与测试界面供应商的技术开发能力，若未能突破瓶颈实现经济规模效益，短期内也恐将大幅降低市场的采用意愿。

据了解，在客户端量产时程压力下，测试设备大厂爱德万测试（Advantest）、泰瑞达（Teradyne），以及测试界面大厂FormFactor、旺矽、汉民测试等关键厂商，正加速投入自动化测试解决方案开发，跨越晶圆级光电整合测试的障碍，力求抢先插旗这座滩头堡。

此外，供应链提到，矽光子芯片测试的另外两道工序，分别为对应光子IC测试、CPO封装后成品测试的「Insertion 1」、「Insertion 3」，市场上目前已有相对成熟的自动化解决方案。

针对Insertion 1产品布局，爱德万指出，与FormFactor合作开发的整合解决方案「Triton」，现已在客户端进行设备调适，预期可在年底前正式落地，进一步支持PIC测试的实战。

至于关键量产瓶颈的Insertion 2，爱德万与供应链夥伴提出的解决方案，则预计在上半年完成可行性验证（proof of concept），并有望在下半年进入与客户共同开发阶段。

业界分析，矽光子芯片在高速传输环境下，对稳定性与准确度的要求显着提高，使整体测试技术门槛同步攀升，尤其经过CPO封装完成的矽光子芯片，一旦测出失效、代价极为高昂，测试左移（Shift-Left Testing）的重要性大增，分阶段的验证被视为守住利润的最后防线。

不过，供应链人士透露，若上电下光的测试瓶颈，迟迟无法在设备上获得突破，测试厂不排除在量产初期选择性跳过Insertion 2，将胜算押注在解决方案明确的Insertion 3，以牺牲部分良率与成本的折衷方案，来换取最终产品如期量产出货。

责任编辑：何致中